西安电子科技大学广州研究院（以下简称“广研院”）是西安电子科技大学与广州市政府按照“高起点定位、高标准规划、高质量运行”发展思路，携手共建的高层次、引领性、国际化的产学研融合实体，是学校主动对接国家重大需求，抢抓粤港澳大湾区发展机遇，支撑地方经济跨越发展的关键举措，旨在面向国家、区域和产业需求，勠力打造产教融合与人才汇聚的核心科技领域“湾区之星”。

高速通信集成电路实验室现有专职科研人员3名，外部聘请工程师10余人，硕博研究生3名，研究生16名。研究方向涵盖ODSP芯片设计、下一代高能效Serdes芯片设计、光传送链路建模、极简算法架构设计等。2024年到至今团队与华为技术有限公司、深圳市海思半导体有限公司等企业建立了多项校企合作项目，并取得了卓越的成果。

根据实验室工作需要，现招聘以下四个职位，具体详情如下：

一、岗位信息

招聘岗位一

1）招聘岗位

高级模拟集成电路设计工程师（ADC方向）

人数：3—5人

2）岗位职责

1.负责高性能ADC（如流水线型、时间交织型、SAR型）的架构研究、系统建模与晶体管级电路设计。

2.进行关键电路模块的设计与优化，如采样保持电路、比较器、参考电压buffer、高精度放大器、时钟电路等。

3.主导设计仿真、版图规划、后仿真验证及性能优化，确保芯片达到设计指标。

4.与测试工程师合作，制定测试方案，并协助完成芯片的调试、性能验证和问题分析。

3）应聘条件

1.微电子、电子工程等相关专业硕士及以上学历。

2.具有3年以上模拟IC设计经验，具有高性能ADC产品流片成功经验。

3.深入理解ADC核心架构（如Pipeline，SAR，TI-ADC）及其设计折衷。

其中需要具备以下至少一种ADC的实战设计经验：

1.采样率>1GS/s 的超高速ADC设计经验（例如：时间交织（TI-ADC） 或 高速流水线（Pipeline ADC） 技术）。

2.分辨率>8Bit 的高精度ADC设计经验（例如：高精度 SAR ADC 或 高精度 Pipeline ADC 技术）。

3.熟练掌握Cadence、Spectre、AMS等IC设计工具。

4.具备良好的团队协作和沟通能力。

具备以下经验者优先考虑：

1.具有12位以上分辨率、或GHz级别采样率ADC设计经验者。

2.拥有深亚微米工艺（如16nm/12nm/7nm及以下）设计经验。

3.在失调校准、增益误差校准、时间交织失配校准等领域有实际项目经验。

4.熟练使用MATLAB/Python等工具进行系统建模和数据分析。

4）工作地点

广州/深圳

5）工资待遇

1.合同制管理。

2.薪资范围2-5万，具体根据资深程度面议。

3.按规定缴纳五险一金，享受国家法定节假日、婚假和产假。

招聘岗位二

1）招聘岗位

高速发射端（TX）模拟设计工程师

人数：3-5人

2）岗位职责

1.负责高速TX模块（如驱动器、预加重电路、均衡器、时钟数据恢复单元等）的架构设计、电路实现与仿真优化。

2.协同布局团队完成版图设计，确保电路性能、匹配性与抗干扰能力达到设计要求。

3.参与芯片测试规划、调试与性能验证，解决TX方向相关的信号完整性与功耗问题。

4.编写设计文档，并支持系统团队完成整体集成与验证。

3）应聘条件

1.硕士及以上学历，微电子/电子工程相关专业。

2.具有3年以上高速SerDes或高速接口TX方向模拟电路设计经验。

3.具备DataRate>16Gbps电路（如PCIe，DDR，SerDes）的实际流片与验证经历。

4.熟悉FinFET等先进工艺，掌握设计工具（Cadence Virtuoso，Spectre，HSPICE等）。

5.深入理解高速电路设计挑战（如阻抗匹配、抖动、功耗-性能折衷）。

具备以下经验者优先考虑：

1.有PAM4/Multi-tap FIR设计经验者优先。

2.熟悉信道损耗分析与仿真方法（如IBIS-AMI，Matlab/Python建模）。

3.具备硅后测试与调试经验，能分析眼图、抖动等关键指标。

4）工作地点

广州/深圳

5）工资待遇

1.合同制管理。

2.薪资范围2-5万，具体根据资深程度面议。

3.按规定缴纳五险一金，享受国家法定节假日、婚假和产假。

招聘岗位三

1）招聘岗位

数字前端设计工程师

人数：3-5人

2）岗位职责

1.根据产品设计需求制定整体设计架构，并细化每个功能模块的设计需求；

2.完成模块设计，并负责整体整合。

3）应聘条件

1.本科以上毕业，3年以上数字IC设计经验。

2.精通Verilog/System Verilog，精通前端设计仿真工具。

3.有SERDES/PCIE等PCS/PHY层的核心模块设计经验者优先。

4）工作地点

广州/深圳

5）工资待遇

1.合同制管理。

2.薪资范围2-4万，具体根据资深程度面议。

3.按规定缴纳五险一金，享受国家法定节假日、婚假和产假。

招聘岗位四

1）招聘岗位

数字验证工程师（SERDES方向）

人数：3-5人

2）岗位职责

1.负责高速SerDes（如PCIe/USB/DDR/以太网等）数字模块的验证策略制定，搭建基于UVM的模块级/系统级验证环境。

2.开发可重用的验证组件（VIP）、断言（Assertion）及覆盖率模型，实现验证自动化。

3.执行定向测试和随机约束测试，覆盖SerDes关键功能（如均衡器、时钟数据恢复CDR、编解码等）。

4.分析时序收敛、功耗与性能相关的数字逻辑问题，协同设计团队优化RTL。

5.配合模拟团队完成数模混合仿真（Mixed-Signal Simulation），验证SerDes整体功能与性能指标。

6.支持芯片级验证，参与硅后调试与问题根因分析。

7.编写验证计划、测试报告及技术文档，主导验证评审。

8.探索先进验证方法学（如Formal Verification），提升验证效率与覆盖率。

3）应聘条件

1.具有4年以上数字验证经验，精通UVM/SystemVerilog，有SerDes、高速接口IP（如PCIe 5.0/6.0、112G PAM4）验证经验者优先。

2.熟悉SerDes数字信号处理算法（如DFE/FFE均衡、时钟恢复）及通信协议（IEEE/JEDEC标准）。

3.掌握混合信号验证流程（如VCS-AMS、Verilog-AMS），了解SPICE仿真基础。

4.熟练使用Verilog/VHDL、Python/Perl/Tcl等脚本语言。

5.熟练使用VCS/Xcelium、Verdi、Questa等EDA工具，熟悉Coverage-Driven验证方法。

6.有FPGA原型验证或Emulation（如Palladium/Zebu）经验者加分。

7.良好的英文文献阅读能力，能独立分析技术需求。

8.团队协作意识强，适应跨职能（设计/测试/应用）沟通。

9.熟悉DDR/LPDDR、MIPI等接口协议或相关IP验证经验。

10.有tape-out成功经验或高速SerDes（≥56Gbps）项目经历。

4）工作地点

广州/深圳

5）工资待遇

1.合同制管理。

2.薪资范围2-4万，具体根据资深程度面议。

3.按规定缴纳五险一金，享受国家法定节假日、婚假和产假。

二、应聘方式

即日起至2025年12月30日下午17:00之前，应聘人员将简历（PDF格式）以“姓名—性别—应聘岗位+硕博英才网”为标题发送至电子邮箱：xiehuiqin@xidian.edu.cn。

三、其它说明

1.应聘人员报名时，须认真阅读招聘公告及岗位要求，对所提交简历内容的真实性、准确性负责。凡弄虚作假或不符合招聘要求的，无论何时，一经查实，我院有权取消其面试或录用资格，相关责任由应聘人员承担。

2.同意录用的人员，应及时办理后续手续，需于规定时间内到岗工作，逾期视为自动放弃。

四、联系方式

联系地址：广州市黄埔区新龙镇知明路83号 西安电子科技大学广州研究院

联系人：谢老师

联系电话：18380128831

原文出处：

https://mp.weixin.qq.com/s/QXcXNIpt1CdjdPbhee1aEg